数字钟_数字钟步骤

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目 录

摘要................................................................1 ABSTRACT............................................................1 1.电路设计原理及框图...............................................2

1.1 分析要求，画出原理框图.......................................2

1.2 单元电路设计.................................................3

1.2.1 计数电路...............................................3 1.2.2 译码显示电路...........................................5 1.2.3 校时电路...............................................9 1.2.4 秒脉冲发生器..........................................11 1.3 总体电路....................................................14 2.仿真测试........................................................14 3.元件清单........................................................16 4.心得体会........................................................18 参考文献...........................................................20

武汉理工大学《数字电子技术基础》课程设计任务书

摘要

数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到广泛的使用。数字钟的设计方法有许多种,例如,可用中小规模集成电路组成电子钟；也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟；还可以利用单片机来实现电子钟等等。这些方法都各有其特点，其中利用单片机实现的电子钟具有编程灵活，并便于功能的扩展。这次设计的数字钟分为以下几个模块：秒脉冲发生器，数字显示模块，计数模块，校时模块，抗抖动模块。可完成暂停，调时，整点报时功能。

Abstract A digital clock is a kind of digital circuit technology, minutes and seconds when the timing device, and the mechanical clock is higher than the accuracy and intuitive, and no mechanical device, has long use life, has been widely used.A digital clock design method, for example, there are many kinds of medium scale integrated circuit used electric clock, Also can use special electric clock chips with display circuit and the need of peripheral circuit electric clock, Still can use to realize electric clock chip, etc.These methods are each has its own characteristics, which use the microcontroller programming, flexible and electric clock to function.The design of the digital clock is divided into the following several modules: second pulse generator, digital display module, counting module, school, vibration module when module.Can complete suspension, adjustable, on time.关键字：数字时钟（digital clock）、计时（time counting）、校时（timing）、秒脉冲电路（pulse per second circuit）、显示电路（display circuit）武汉理工大学《数字电子技术基础》课程设计任务书

1.电路设计原理及框图

1.1 分析要求，画出原理框图

此次课程设计要求是设计数字钟电路并制作实物系统，按照基本要求，我们分析具体任务得到以下四点：

（1）设计一个秒脉冲发生器。

（2）设计一个两个60进制计数器和一个24进制计数器。（3）设计调时电路。（4）设计抗抖动电路。（5）设计显示电路。（6）将各电路结合起来。

可用于时钟计数及校时电路的总体方案框图如1.1所示：

图1.1 总体方框图

1秒脉冲产生的信号是电路的时钟脉冲和定时标准，电路采用晶体振荡电路及分频电路来实现。译码显示电路用74LS47及共阳极七段显示译码管构成。校时电路用开关及简单逻辑门来实现。

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1.2 单元电路设计 1.2.1 计数电路

计数器按计数的功能来分，可分为加法计数器、减法计数器和可逆计数器；按进位基数来分，可分为二进制计数器、十进制计数器和任意进制计数器；按计数的进位方式来分，可分为同步计数器和异步计数器。译码器是一个多输入、多输出的组合逻辑电路，它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。

计数器选用中规模集成电路74LS390进行设计，74LS390是常用的双二－五－十进制计数器，它采用8421码二—十进制编码，并具有直接置零端。

1、74LS390的工作原理是：

A． 将输出QA与输入B相接，构成8421BCD码计数器； B． 将输出QD与输入A相接，构成5421BCD码计数器； C.有异步清零功能。其引脚图如下：

图 1.2 74LS390引脚图武汉理工大学《数字电子技术基础》课程设计任务书

2、由74LS390构成的六十进制加计数器如图1.3：

图1.3 74LS390构成的六十进制加计数器

它的计数原理是：低位计数器U2（右）在CPA端时钟脉冲作用下作加计数，而只有当低位端QD由1变为0时（即十进制循环一个周期），高位计数器U1（左）才做加计数，直到加到6那一刻由于置零端此时开始有效，于是高位计数器重新回到0，此时计数器显示00，然后重新下一轮计数，因此便构成从00-59计数，即60进制。此处，当十位为6时，即十位Qc为1QB为1时，清零，则用与门接出Qc、QB，与门输出端接RD,则当为60时就立刻被清零，变成零，60不出现。

3、由74LS390构成的24进制加计数器。

同理，对于24进制的加计数器，原理基本一样。低位计数器U2（右）在CPA端时钟脉冲作用下作加计数，而只有当低位端QD由1变为0时（即十进制循环一个周期），高位计数器U1（左）才做加计数，直到加到6那一刻由于置零端此时开始有效，于是高位计数器重新回到0，此时计数器显示00，然后重新下一轮计数，因此便构成从00-24计数，即60进制。此处，当十位为2个位为4时，即十位QB为1个位Qc为1时，清零，则用与门接出个位Qc、十位QB，与门输出端接RD,则当为24时就立刻被清零，变成零，24不出现。

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其原理图如图1.4：

图1.4 74LS390构成的24进制加计数器

计时电路用与门实现进位功能，所用与门为74LS08.1.2.2 译码显示电路

如果把7段数码管的每一段都等效成发光二极管的正负两个极，那共阳显示方式就是把abcdefg这7个发光二极管的正极连接在一起并接正极电源；它们的7个负极接到7段译码驱动电路74LS47的相对应的驱动端上（也武汉理工大学《数字电子技术基础》课程设计任务书

是abcdefg）。

1、由74LS47构成数码管的驱动电路

74LS47芯片是一种常用的共阳极七段数码管译码器及驱动器，常用在各种数字电路和单片机系统的显示系统中，74LS47显示译码器的功能如下表：

表1.1 74LS47的真值表

H=高电平 L=低电平 ×=不定 注：

（1）当需要0到15的输出功能时，灭灯输入（BI）必须为开路或保持在高逻辑电平，若不要灭掉十进制零，则动态灭灯输入（RBI）必须开路或处于高逻辑电平。

（2）当低逻辑电平直接加到灭灯输入（BI）时，不管其它任何输入端的电平如何，所有段的输出端都关死。

（3）当动态灭灯输入（RBI）和 输入端A、B、C、D 都处于低电平而试灯输入(LT)为 高时，则所有段的输出端进入关闭且动态灭灯输出（RBO）处于低电平（响应条件）。

（4）当灭灯输入/动态灭灯输出（BI/RBO）开路或保持在高电平，且武汉理工大学《数字电子技术基础》课程设计任务书

将低电平加到试灯输入(LT)时，所有段的输出端都得打开。

BI/RBO 是用作灭灯输入（BI）与/或动态灭灯输出（RBO）的线与逻辑。

LT为试灯输入，当LT=0，IB/YBR=1时，若七段均完好，显示字形是“8”，该输入端常用于检查74LS48显示器的好坏;当LT=1时，译码器方可进行译码显示。IBR用来动态灭零，当 LT = 1时，且IBR =0，输入A3A2A1A0=0000时，则IB/YBR=0使数字符的各段熄灭，当译码输入不全为0时该位正常显示，本输入端用于消隐无效的0；IB/YBR 为灭灯输入/灭零输出端，作为输入使用时，当 IB =0时不管输入如何, 数码管不显示数字；作为输出使用时，受控于LT、IBR，IBR为控制低位灭零信号,当YBR=1时, 说明本位处于显示状态，若YBR=0, 且低位为零, 则低位零被熄灭。

该电路在应用中可以驱动共阳极的发光二极管或直接驱动白炽灯指示器。

7447 之输出系为驱动器设计，其逻辑0 之吸入电流高达40mA，故在使用必须加入330Ω 左右电阻加以限流，以免过大电流流经LED 而烧毁显示器。

74LS47十位引脚图如下图：

图 1.5 74LS47引脚图

2、共阳极七段显示译码管的引脚图如下：武汉理工大学《数字电子技术基础》课程设计任务书

图 1.6 共阳极七段显示译码管的引脚图

七段显示译码管要串上电阻才行，否则电流过大会烧坏管子。此处我们使用的是左边的一种共阳极七段显示译码管。

3、把六片的LAMP置高电平，译码器工作。具体电路如下：

图 1.7 计时电路

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1.2.3 校时电路

对于秒校时电路，只需让连接秒计时电路的CP无法输送到即可，待到标准秒钟数字与停下秒针数字一样时就让秒钟恢复计时，即让秒钟计时电路的CP重新可以输入即可。对于分及时校时电路，先让分及时计时电路停下来，再进行校时即可，具体步骤为：首先让分及时计时电路的CP停止输入，再采用手动按键开关所产生的脉冲让分和时的计数电路可以进行数字的调整。

秒脉冲校时电路如下图：

图 1.8 秒脉冲校时电路

秒脉冲校时电路是用一个简单逻辑门电路——二输入与门电路，分别实现脉冲CP的输入和停止输入。这个与门的一个输入端接使电路计时的CP脉冲，另一个输入端接控制电路。如上图所示，当开关断开时，即按键开关弹起时，与门的另一个输入端为高电平，与门打开，CP脉冲正常输入；当开关闭合式，即按键开关按下时，与门的另一个输入端为低电平，与门关断，CP脉冲不能正常输入。

正常计时时，令开关断开，即按键开关自然弹起；需要校时时，令开关闭合，即使按键开关按下，当秒时钟停下所显示数字与标准数字一样时，令秒时钟恢复行走，即再让按键开关恢复到自然的弹起状态。武汉理工大学《数字电子技术基础》课程设计任务书

分校时电路或时校时电路如下图：

图1.9 分脉冲或时脉冲校时电路

分校时电路或时校时电路是用两个与非门及两个反相器来分别实现CP的输入和停止输入以及校时功能的。如上图所示，两个与非门，当开关均断开时，即按键开关都处于自然弹起状态时，CP正常输入；当开关有一个闭合即按键有一个开关按下时，CP不能输入，一般使右边一个开关闭合来阻止CP的输入。当需要校时时，首先使CP停止输入信号，然后进行教校时。则先使右边开关闭合，再让左边的开关一闭一合地进行时钟数字调整。每次开关一闭一合均产生一个脉冲，也包含有一个下降沿，使时钟被触发，进而可以达到时钟数字调整。

与非门用4-2输入的74LS00，反相器用6-2输入的74LS04。因为此处有手动开关，所以涉及到抗抖动的问题。我们选用电容来抗抖动，因为电容有不能使电荷瞬间改变的功能。但电容不能选的太大，否则会影响整个电路的稳定性，而且也会延迟时间，使时间不准，秒计时电路的抗抖动电容太大还会与其直接相接的秒脉冲电路的频率，使其频率变小。若电容选的太小，抗抖动能力差，因此综合来那个方面考虑，我们在秒计时电路选用几十pf的电容，在分计时电路和十计时电路，采用几uf的电容。另外为了避免电源直接对电容充放电会有不稳定因素产生，因此在电容的支路上串联一小电阻，既不改变电路的总的电阻值，但会使电路更稳定。

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1.2.4 秒脉冲发生器

触发脉冲是由晶体振荡电路产生的，输出方波振荡频率为即为晶体振荡频率。在此处，我们选用振荡频率为32768HZ的晶体振荡器。为了得到所需的1HZ的脉冲信号，需对晶体振荡器的输出信号进行15分频。

此处用到了一个可以14分频的芯片CD4060.从CD4060芯片14分频后输出的信号在经过D触发器进行又一次分频，已获得1HZ的脉冲信号。

具体电路如下：

图1.10 秒脉冲发生电路

X1为振荡频率为32768HZ的晶体振荡器。Q13的输出为经过了14分频后的信号。D触发器的CP端接CD4060的Q13输出端，D接Q,输出为Q,则可达到二分频的作用。

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如下图为CD4060的引脚图：

图 1.11 CD4060的引脚图

下图为CD4060进行14分频的电路图：

图 1.12 CD4060的电路图

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下表为CD4060的真值表：

表 1.2 CD4060的真值表

下图为双D触发器4013的引脚图：

图 1.13 双D触发器4013的引脚图

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1.3 总体电路

图 1.14总体电路图

此电路由计时电路、校时电路、显示电路组成。

该电路元件清单如下：

2.仿真测试

此电路用Proteus进行仿真

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仿真图如下：

图 1.15 数字钟仿真图武汉理工大学《数字电子技术基础》课程设计任务书

3.元件清单

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4.心得体会

这次课程设计从分析要求到设计电路到焊板子到写报告都学到了很多东西，关于理论的实践的。虽然这次这个过程中遇到了许多困难，但也找到了不少乐趣。

我们两个人一组，我们的电路是根据以前学过的知识设计出来的。我们首先设计电路图，然后用Proteus进行仿真，出了结果后我们就去买元件，然后进行焊板子。

我觉得这次课程设计最难的就是焊板子，焊板子要考虑板子的布局，焊的先后顺序，如果顺序焊的有点不对，很可能就焊不出来了。

我们首先焊的是秒脉冲发生器，我们在把板子连好以后，发现秒脉冲不能起振，经过反复检查才发现时4060的12脚没接地，将这个错误改正后我们得到了一个性能比较不错的秒脉冲发生器。

后来们进行的是时钟主要电路板的连接。由于开始时不知道7段显示译码管在接点源时要串电阻，一开始就烧了两个，让我们很郁闷。不过从中得到了启发，就是在接电路的过程中要接上拉电阻。

然后进行的是调试，调试过程中发现开关不能抗抖动，然后我们又想用电容来抗抖动，但是发现电容直接接上去后使电路不稳定，我们又在电容支路上串了一个小电阻，既不改变总体电路的阻值，又使电路保持基本稳定，电容不能太大也不能太小，太小的话会使抗抖动效果不好，太大的话使反应时间过长，导致调时困难。

在此次的数字钟设计过程中,更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法.在连接六进制,十进制,六十进制的进位及十二进制的接法中,要求熟悉逻辑电路及其芯片各引脚的功能,那么在电路出错时便能准确地找出错误所在并及时纠正了.在设计电路中,往往是先仿真后连接实物图,但有时候仿真和电路连接并不是完全一致的,例如仿真的连接示意图中,往往没有接高电平的16脚或 18 武汉理工大学《数字电子技术基础》课程设计任务书

14脚以及接低电平的7脚或8脚,因此在实际的电路连接中往往容易遗漏.又例如74LS390芯片,其本身就是一个十进制计数器,在仿真电路中必须连接反馈线才能正常显示,而在实际电路中无需再连接,因此仿真图和电路连接图还是有一定区别的.在设计电路的连接图中出错的主要原因都是接线和芯片的接触不良以及接线的错误所引起的.武汉理工大学《数字电子技术基础》课程设计任务书

参考文献

[1] 谢自美.电子线路设计·实验·测试.华中理工大学出版社, 2005.5 [2] 彭介华主编.电子技术课程设计指导.高等教育出版社

[3] 康华光.电子技术基础数字部分（第五版）.高等教育出版社，2006 [4] 李哲英主编.电子技术及其应用基础（数字部分）.高等教育出版社，2003