FPGA VHDL10进制计数器_vhdl60进制计数器实验
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《FPGA原理及应用》
实验报告书（6）
题 目
学 院 姓 名 指导教师
7段显示译码器的设计
专 业 学 号
自动化
2015年 10-12月
1.实验目的（1）进一步熟悉和掌握Qartus II的使用方法；（2）进一步掌握FPGA实验箱使用方法；（3）学习和掌握电路原理图的设计流程；（4）深化理解VHDL语言的使用方法
2.实验内容
使用Qartus II的元件库，通过VHDL语言进行设计7段显示译码器，并使用FPGA实验箱对程序进行硬件下载，验证。
3.实验条件
开发软件：Qartus II 8.0 实验设备：FPGA实验箱
拟用芯片：Altera EP3C55F484C8 4.实验设计
1)系统原理
根据7段显示译码器的设计原理，7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。例3-5作为7段译码器，输处信号LED7S的7位分别接数码管的7个段，例如当LED7S输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。注意，这里没有考虑表示喜爱哦书店的发光管，如果要考虑，需要增加段h。
7段显示译码管字形对应输出输入
2）程序
如下所示为7段显示译码器程序 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LED IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END ENTITY LED;
ARCHITECTURE bhv OF LED IS BEGIN PROCESS(A)
BEGIN
CASE A(3 DOWNTO 0)IS WHEN “0000”=>LED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7S NULL;END CASE;END PROCESS;END bhv;
1电路波形图
工程编译完成后，必须对其功能和时序性质进行仿真测试。下图就是实现仿真后的波形，满足原设计要求。如图6-1所示。
图6-1 7段显示译码管波形图
2)引脚锁定和硬件测试
为了能够对7段显示译码管进行硬件验证，应将其输入信号锁定在芯片确定的引脚上，编译下载。其锁定输入信号、输出信号。
图6-2 硬件引脚图
3)编译文件下载
编译文件下载结果如图6-3所示。
图6-3 全加器编译文件下载
5.实验结果
使用实验箱LED数码管两个，进行00-99的位显，两个开关做复位清零控制端，通过FPGA实验箱上的LED显示模块的一个二极管的明灭来测试实验进位信号，判断实验是否成功。
图6-4 实验箱进行试验
6.心得体会
通过这次实验，让我学习到了如何在Qartus II中使用原理图的方式做出所需要的功能器件，以及顶层设计的方法与优点。也学会了如何使用FPGA实验箱数码显示管。
ibrary ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cdu100 is port(CLK:in std_logic;Q:inout std_logic_vector(7 downto 0);COUT:out......
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