FPGA实验报告_fpga实验报告

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FPGA实验报告

专业：XXX 姓名：XXX 学号：XX

一：实验目的 1.熟悉Modelsim和Quartus II软件的运行环境和使用

2.熟练使用Quartus II仿真软件生成网表。

3.熟悉FPGA前仿真和后仿真的整个流程。二：实验内容

编写counter计数器，在Quartus II仿真软件中生成网表，再在Modelsim中进行后仿真。三: 实验步骤

1.在Modelsim编写源程序（counter计数器及激励），编译源文件，确保程序的正确性，并进行前仿真，生成波形图如下：

附：源程序如下：

module counter(q,clk,reset);

input clk,reset;

output [3:0] q;

reg [3:0] q;

always @(posedge reset or negedge clk)

if(reset)

q

else

q

reg CLK,RESET;

wire [3:0] Q;

counter c1(Q,CLK,RESET);

initial

CLK=1'b0;

always

#1 CLK=~CLK;

initial

$monitor($time,“Q=%d”,Q);

initial

begin

RESET=1'b1;

#5 RESET=1'b0;

#180 RESET=1'b1;

end endmodule 2.新建文件夹，将源程序counter.v放进去。然后启动Quartus II仿真软件，生成网表。

1）.在【File】下拉菜单中选中New Project Wizard选项，出现对话框。并指定工程工作目录、工程名称和顶层模块名，如图（a）所示。

2）.添加（Add）counter.v文件。如图（b）所示。

3）.选择器件系列

4）.指定其它ＥＤＡ工具，如图（ｄ）所示。

5）.完成工程设置，如图（e）所示。

6）.单击启动编译按钮，完成工程的编译。

7）.选中【proceing】-【Start】-【Start analysis & synthesis】进行综合和分析。

（a）

（b）

（c）

（d）

（e）

8).选中【Tools】-【Netlist viewer】-【RTL viewer】生成网表如下图所示：

3.新建文件夹，将生成的vo，sdo文件，altera时延文件cyclone-atoms.v及编写的top.v文件拷入，在Modelsim中进行后仿真。

1）.新建工程，向工程中添加vo，top，及时延文件。

2）.将vo文件时延尺寸改为ns，并在top程序的首部添加命令：`timescale 1 ns / 1 ns。

3）.编译并进行仿真，生成波形图如下：

四：心得体会

通过本次实验，我基本熟悉掌握了前仿真、后仿真的整个实验步骤及流程，熟练掌握了Modelsim和Quartus仿真软件的使用方法。