大连理工大学软件学院计算机组成原理实验一位全加器VHDL语言实现_vhdl实现16位全加器

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----------------------Company:

--Engineer:

--

--Create Date:18:35:51 04/08/2013

--Design Name:

--Module Name:testFile Created

--Additional Comments:

--

--------------------library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

----Uncomment the following library declaration if instantiating----any Xilinx primitives in this code.--library UNISIM;

--use UNISIM.VComponents.all;

entity test is

Port（end test;a,b,ci : inSTD_LOGIC;s,c : outSTD_LOGIC);

architecture Behavioral of test is

signal x,y:std_logic;

begin

x

y

s

c

end Behavioral;