数字钟课程设计 郭杰_数字钟课程设计
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数字钟课程设计
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班级：电094
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目 录
一、课程设计题目„„„„„„„„„„„„„„2
二、课程设计的设计任务和基本要求„„„„„„2
三、课程设计题目分析 „„„„„„„„„„„2
四、课程设计的电路设计部分 „„„„„„„„3
五、使用元器件说明 „„„„„„„„„„„„11
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电子技术课程设计
一、课程设计题目: 数字钟
二、课程设计任务和基本要求: ☆ 设计任务
设计一台可以显示时、分、秒的数字钟。☆ 基本要求
●能直接显示时、分、秒的数字钟，要求时针进制为十二进制。●当电路发生走时误差时，要求电路具有校时功能。
●要求电路具有整点报时功能，报时声响为四低一高，最后一响正好为整点。
三、课程设计题目分析: ☆ 设计要点
●设计一个精确的秒脉冲信号产生电路 ●设计60进制、12进制计数器 ●设计译码显示电路 ●设计分频器 ●设计校准电路 ●设计整点报时电路 ☆ 工作原理
数字电子钟由信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路等组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用555构成的振荡器加分频器来实现。将标准秒脉冲信号送入“秒计数器”，该计数器采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用12进制计数器。译码显示电路将“时、分、秒”计数器的输出状态经七段显示译码器译码，通过六位LED显示器显示出来。整点报时电路是根据计时系统的输出状态产生一个脉冲信号，然后去触发音频发生器实现报时。校时电路是来对“时、分、秒”显示数字进行校对调整。
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课程设计的电路设计部分
● 译码显示电路
译码电路的功能是将秒、分、时计数器的输出代码进行翻译，变成相应的数字。用与驱动LED七段数码管的译码器常用的有74LS48。74LS48是BCD-7段译码器/驱动器，输出高电平有效，专用于驱动LED七段共阴极显示数码管。若将秒、分、时计数器的每位输出分别送到相应七段译吗管的输入端，便可以进行不同数字的显示。需要数码管串联电阻R作为限流电阻。
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●
振荡器: 通常用555定时器与RC构成的多谐振荡器，经过调整输出1000Hz脉冲。
数据计算
设计要求振荡源输出1kHz的方波，并且占空比为50%。则计算过程如下：
由占空比50%，可知R1=R2。
T=T1+T2=(R1+R2)Cln2
取C=100nF,R1=R2= T/Cln2=0.001/2*0.69C=7.2kΩ
电路图中取值为7.15kΩ.共 页
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●
分频器: 分频器功能主要有两个，一是产生标准秒脉冲信号，一是提供功能扩展电 路所需要的信号，选用三片74LS90进行级联，因为每片为1/10分频器，三片级联好 获得1Hz标准秒脉冲。其电路图如下：
分频器
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☆
秒、分、时计时器电路设计
秒、分计数器为60进制计数器，小时计数器为12进制计数器。实现这两种模数的计数器采用中规模集成计数器74LS160构成。
●
60进制计数器
由74LS160构成的60进制计数器，将一片74LS160设计成10进制加法计数器，另一片设置6进制加法计数器。两片74LS160按反馈清零法串接而成。秒计数器的十位和个位，输出脉冲除用作自身清零外，同时还作为分计数器的输入脉冲CLR(1)。下图电路即可作为秒计数器，也可作为分计数器。
进 制 计 数 器
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●
12进制计数器
由74LS160构成的十二进制计数器，将一片74LS160设计成2进制加法计数器，另一片设置1进制加法计数器。即个位计数状态为Qd Qc Qb Qa = 0010十位计数状态为Qd Qc Qb Qa = 0001时，要求计数器归零。通过把个位Qc、十位Qb相与后的信号送到个位、十位计数器的清零端，使计数器清零，从而构成12进制计数器。电路图如下:进 制 计 数 器
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● 校时电路
方法一
校时电路是数字钟不可缺少的部分，每当数字钟与实际时间不符时，需要根据标准时间进行校时。K1、K2分别是时校正、分校正开关。不校正时，K1、K2开关是闭和的。当校正时位时，需要把K1开关打开，然后用手拨动K3开关，来回拨动一次，就能使时位增加1，根据需要去拨动开关的次数，校正完毕后把K1开关闭上。校正分位时和校正时位的方法一样。其电路图如下:
校 正 电 路
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方法二 电路图如下：
●
整点报时电路
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仿广播电台整点报时电路设计,每当数字钟计时快到整点时发出响声,四低一高并且以最后一声高音结束的时刻为整点时刻。
整点报时电路
五、元器件使用说明:
⑴ 集成异步十进制计数器74LS90原理说明：
集成异步十进制计数器74LS90它是二-五-十进制计数器。74LS90具有异步清零和异步置九功能。当R0全是高电平，R9至少有一个为低电平时，实现异步清零。当R0至少有一个低电平，R9全是高电平时，实现异步置九。当R0、R9为低电平时，实现
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计数功能。
74LS90功能表如下
:
⑵
555定时器
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7课 程 设 计 说 明 书
振荡器由555定时器构成。在555定时器的外部接适当的电阻和电容元件构成多谐振荡器，再选择元件参数使其发出标准秒信号。555定时器的功能主要由上、下两个比较器Ｃ
1、Ｃ2的工作状况决定。比较器的参考电压由分压器提供,在电源与地端之间加上ＶＣＣ电压,且控制端ＶＭ悬空,则上比较器Ｃ1的反相端“-”加上的参考电压为2/3ＶＣＣ,下比较器Ｃ2的同相端“+”加上的参考电压为1/3ＶＣＣ。若触发端 Ｓ的输入电压Ｖ2≤1/3ＶＣＣ,下比较器Ｃ2输出为“1”电平,ＳＲ触发器的Ｓ输入端接受“1”信号,可使触发器输出端Ｑ为“1”,从而使整个555电路输出为“1”;若阈值端Ｒ的输入电压Ｖ6≥2/3ＶＣＣ,上比较器Ｃ1输出为“1”电平,ＳＲ触发器的Ｒ输入端接受“1”信号,可使触发器输出端Ｑ为“0”,从而使整个555电路输出为“0”。控制电压端ＶＭ外加电压可改变两个比较器的参考电压,不用时,通常将它通过电容(0.01μＦ左右)接地。放电管Ｔ1的输出端Ｑ′为集电极开路输出,其集电极最大电流可达50ｍＡ,因此,具有较大的带灌电流负载能力。若复位端 ＲＤ加低电平或接地,可使电路强制复位,不管555电路原处于什么状态,均可使它的输出Ｑ为“0”电平。只要在555定时器电路外部配上两个电阻及两个电容元件,并将某些引脚相连,就可方便地构成多谐振荡器。
（3）74LS48译码器
7段显示译码器74LS48是输出高电平有效的译码器，其引脚图和真值表如下：
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由7448真值表可获知7448所具有的逻辑功能：
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（1）7段译码功能（LT=1，RBI=1）
在灯测试输入端（LT）和动态灭零输入端（RBI）都接无效电平时，输入DCBA经7448译码，输出高电平有效的7段字符显示器的驱动信号，显示相应字符。除DCBA = 0000外，RBI也可以接低电平。（2）消隐功能（BI=0）
此时BI/RBO端作为输入端，该端输入低电平信号时，表1倒数第3行，无论LT 和RBI输入什么电平信号，不管输入DCBA为什么状态，输出全为“0”，7段显示器熄灭。该功能主要用于多显示器的动态显示。（3）灯测试功能（LT = 0）
此时BI/RBO端作为输出端，端输入低电平信号时，表1最后一行，与 及DCBA输入无关，输出全为“1”，显示器7个字段都点亮。该功能用于7段显示器测试，判别是否有损坏的字段。
（4）动态灭零功能（LT=1，RBI=1）
此时BI/RBO端也作为输出端，LT 端输入高电平信号，RBI 端输入低电平信号，若此时DCBA = 0000，表1倒数第2行，输出全为“0”，显示器熄灭，不显示这个零。DCBA≠0，则对显示无影响。该功能主要用于多个7段显示器同时显示时熄灭高位的零。
(4)74LS160功能介绍
下图为74LS160管脚图及其功能表
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主要功能介绍
74LS160异步清零端/MR1 为低电平时，不管时钟端CP信号状态如何，都可以完成清零功能。
160的预置是同步的。当置入控制器/PE为低电平时，在CP上升沿作用下，输出端Q0-Q3与数据输入端P0-P3一致。对于54/74160，当CP由低至高跳变或跳变前，如果计数器控制端CEP、CET为高电平，则/PE应避免由低至高电平的跳变，而54/74LS160无此种限制。
160的计数是同步的，靠CP同时加在四个触发器上而实现的。
当CEP、CET均为高电平时，在CP上升沿作用下Q0-Q3同时变化，从而消除了异步计数器中出现的计数尖峰。对于54/74LS160的CEP、CET跳变与CP无关。
160有超前进位功能。当计数溢出时，进位输出端（TC）输出一个高电平脉冲，其宽度为Q0的高电平部分。
在不外加门电路的情况下，可级联成N位同步计数器。
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对于54/74LS160，在CP出现前，即使CEP、CET、/MR发生变化，电路共页
第 1页 的功能也不受影响。
