EDA实验报告_eda实验报告

EDA实验报告由刀豆文库小编整理，希望给你工作、学习、生活带来方便，猜你可能喜欢“eda实验报告”。

EDA 实验报告

张佳兴 2220131738 电气工程及其自动化1班

一、Verilog语言反应硬件特性举例

1.module cc(clk,en,cout)、input、output，这三个语句用Verilog语言定义了一个逻辑器件，module后边括号内为端口名称，每个端口都对应硬件的一个引脚，引脚的输入输出性质都由input、output所定义，C语言中对变量的定义，都是int等反应数据大小的数据类型，不能反映硬件特性。

2.reg寄存器类型，表示一个具有保持作用的数据储存单元，它只能在always语句和initial语句中被赋值，并且它的值从一个赋值到另一个赋值被保存下来。这种类型就和实际芯片中的寄存器作用一样，可以将其中数据状态保存一定时间，C语言中没有这一类型。

3.always语句当其检测到适当状态时，执行其中内容。Always @（posedge clk）语句就表明，检测到高电平执行，和实际芯片引脚状态变化引起内部变化原理一致，C语言中没有过程赋值这种语句，C中也没有对高低电平、上升下降沿的判断条件。

4.Verilog语言中的模块例化，将各个模块程序在例化程序里结合起来，在硬件层面就相当于将各个小的模块互相连接，构成一个大的模块，C语言中类似的形式是函数，一个函数可以有子函数，但是C中的函数不能反应硬件特性。

二、数字频率计设计与调试总结

在进行课程设计的过程中我遇到了以下几点困难：

1.在最初设计时，没能利用硬件的思想来设计这个题目，导致频率频率计数的逻辑控制部分设计不清。在参考老师所提供的框图后了解应将逻辑控制部分单独设计成一个模块，通过en和clr来控制计数，这样技术部分就可以将之前的实验内容移植过来，十分简便。

2.在设计过程中的，锁存部分原理没有搞懂。按照老师的框图，从前向后分析，发现锁存的时钟clk是之前逻辑控制部分的lock引脚所提供，这样就将每个周期所计得的频率结果在同一个时序通过锁存器向后传输。

3.配置引脚时出错，将数码管的位选引脚顺序弄反，导致数码管显示错误。仔细检查，发现错误，改正后正常运行。4.在拓展功能一的设计中，将十分频部分弄错，最后出来的结果和预期差了一些。在当堂实验课中，这个错误我没能及时纠正，回来之后，我对应程序认真检查，发现我的十分频，被我设计成了逢9进1，导致最后结果错误。

5.发现了自己很多语法问题，比如在过程赋值中对wire类型数据进行赋值导致错误，module定义的模块名称没有和文件名称对应导致错误等，最终我通过PPT及网络途径解决了这些问题。

在这次实验中，基本功能全部实现，并且是我自行制作，拓展功能一，同样是我自行完成，不过我当时得到的结果有误差，实验后我已经发现了问题，改正了错误。拓展功能二没有实现。

三、对课程的建议

1.我希望老师以后的实验过程中能够有一个答疑环节，在实验前，我们可以对预习中不懂的部分进行提问。

2..希望老师能增加一些课时，或者给我们一些课外时间去到实验室，我们的实验我自我感觉相对别的实验来说难度还是比较大的，我觉得如果有充足的时间，洒家可以将拓展部分做出来，为自己争取更好的分数。