数字前端设计的基本流程_数字前端设计流程
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数字设计的基本的流程
FIRST STAGE:代码生成
首先要做的是根据系统的功能需求在Modelsim里面编写所需要的verilog代码程序。RTL级和门级都OK。代码的风格最好根据nlint的风格要求，不然在后面的代码可否综合检查中有可能出错。
然后在modelsim中编写testbench对所写的程序进行仿真。Modelsim自带了modelsim wave仿真工具。
以上两步完成之后就可以进入linux环境下进行nlint检查了。
SECOND STAGE: nLint 检查
步骤如下: 修改makefile里面的路径名，其实主要是修改你要检查可否综合的代码的绝对路径的名字，告诉nlint它在哪里。Make file代码如下：
# ## George Yan create this basic script on 2010.10.15
##
# Data = 20`date +%y``date +%m``date +%d` nlint_rule =./rule/my_nLint.rs rtl_1 = /home/user/***.v
nlint_rtl:
rm-rf nLintDB nLintLog./log/$(top_module).nlint.log* #nLint-rs $(nlint_rule)-verilog $(lib_1)$(rtl_1)-top $(top_module)nLint-rs $(nlint_rule)-verilog-2001 $(rtl_1)-top $(top_module)rm-rf nLintDB nLintLog ##your Verilog file path top_module = xxx
-out./log/$(top_module).nlint.log.$(Data)-out./log/$(top_module).nlint.log.$(Data)compile_rtl:
chk_in:
修改完了红色的部分之后，直接在makefile的文件夹里面运行terminal，输入make。如图1 所示 echo “$(top_module).v update on $(Data).” > $(top_module).v.$(Data)cat $(rtl_1)>> $(top_module).v.$(Data)cp $(top_module).v.$(Data)../DC/rtl/$(top_module).v.$(Data)rm $(top_module).v.$(Data)rm-rf INCA_libs ncvlog.log ncvlog $(rtl_1)-logfile./log/$(top_module).ncvlog.log.$(Data)rm-rf INCA_libs ncvlog.log
图1 然后程序就会运行，nlint会执行上面的nlint_rtl,complie_rtl和check_in三个脚本。nlint的report会出现在log文件夹中，可以去查看。如图2所示。
图2 可以忽略。具体电路的设计要注意这个warnings产生的原因。
THIRD STAGE: DC综合
Nlint显示了5了warnings 但是这些warnings对于我的设计是无可避免的，所以DC的 文件夹中同样也有一个makefile。但是这次要进行修改的比较多。最好将DC中所需用的文件都放到同一个文件夹中。如图3所示
图3 含时序信息的lib。图4为该lib的例子。库文件准备：Lib文件里要存的lib文件不是xxx.v而是xxx_tt_1p8v_25c.lib包
图4 2 sdc时序文件修改：按照具体的功能需求对sdc文件进行修改。如下图5所示。
图5 一般要修改的包括clk时钟的周期，输出负载的大小，输入输出延时的大学，时钟的不稳定性等等。时钟的驱动能力设为无限大。而且一定要注意DC的时候不能对时钟进行touch，这是后面布局布线做的工作否则很容易出错。script文件夹里面的路径修改：对script里的文件的路径进行修改，使得他与你的库文件，设计文件，设计要求一致。dont_use.tcl文件中可以对所用元件进行限制使得电路可以满足驱动要求。
图6
图7 don’t_use.tcl中禁用掉了较小的驱动单元。可以看到*号代表任意都可匹配。4 make：当以上的步骤都完成的时候，可以在dc的makefile路径下运行terminal输入make，执行makefile文件。当dc执行完之后。可以去report查看violate文件和timinglog文件看有无违例和时序是否满足。不满足的话，查看原因。再修改后重做。
图8 dc执行完后的terminal界面
图9 report文件
可以看到，dc综合后产生了一大堆的report文件，有时序的，面积的，还有后面encouter 需要用到的net和sdc时序文件。
