VHDL四路抢答器的设计_vhdl四路抢答器的设计

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VHDL四路抢答器的设计

设计要求：

1.抢答器同时供N名选手，(此处假设4个)分别用4个按钮S0～ S3表示。

2.设置一个系统“开始复位”开关S，该开关由主持人控制（当主持人按下该开关后以前的状态复位并且开始计时抢答）。3．抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并在LED数码管上显示，同时扬声器发出报警声响提示。选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。

4.抢答器具有定时抢答功能，且一次抢答的时间（0-99S）。当主持人启动“开始复位”键后，定时器进行减计时。

5.如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显示00。

一、概述

抢答器的逻辑结构主要由抢答鉴别lock模块、定时模块、译码模块和报警器模块组成。在整个抢答器中最关键的是如何实现抢答封锁，在控制键按下的同时计数器倒计时显示有效剩余时间。除此之外，整个抢答器还需有一个“复位开始”信号，以便抢答器能实现清零和开始。抢答器共有3个输出显示，选手代号、计数器的个位和十位，他们输出全都为BCD码输出，这样便于和显示译码器连接。当主持人按下控制键、选手按下抢答键蜂鸣器短暂响起。 方案设计与论证

嘿嘿！将该任务分成N个模块进行设计，分别为：抢答器鉴别模块、抢答器计时模块、译码模块、报警模块，最后是综合。1.抢答器鉴别模块：

在这个模块中主要实现抢答过程中的抢答功能，并且能实现当有一路抢答按键按下时，该路抢答信号将其余个绿抢答封锁的功能。在这个模块输入端有WARN输入(以时间控制系统的WARN输出信号为信号源)、一个和“时间控制系统”公用的CLEAR端、4人抢答输入信号端S0,S1,S2,S3和有一个时钟信号端CLK，这个时钟信号是个高频信号，用以扫描S0，S1，S2，S3是否有信号输入。输出端有对应于S0，S1，S2，S3编号的4个指示灯LED 和4线2进制输出端STATES（用于锁存当前的状态），还有一个STOP 端用于指示S0,S1,S2,S3按钮状态（控制计时器停止）。

在此模块中高频时钟信号一直作用，此时，若主持人按下CLEAR即为开始抢答信号，所有输出端都自动清零。在有效时间范围（N秒）内只要有人抢答，STOP就有高电平输出至“时间控制系统”的STOP端以控制倒计时的停止，并且对应的LCD指示灯点亮，STATES锁存输出到译码显示模块，用以显示优先抢答人的组号，并锁定输入端S以阻止系统响应其他抢答者的信号。当有效时间到了之后还没有人抢答，则记时模块发出报警信号，同时反馈回来给抢答鉴别模块，禁止选手在抢答。

2.译码模块：

将抢答过程中锁存的BCD码转换成7段码用于LED的显示。3定时器模块：

这个模块的输入端有时钟信号CLK1、系统复位信号CLEAR和一个STOP输入信号；输出端有秒时间状态显示信号高位HIGH和低位LOW，无人抢答时计时中止警报信号WARN。这个模块中主要实现抢答过程中的计时功能，在抢答开始后进行N秒的倒计时，并且在N 秒倒计时后无人抢答的情况下显示超时并输出信号至WARN报警，或者只要N秒内有人抢答，由抢答鉴别模块输出的STOP信号控制停止计时，并显示优先抢答者的抢答时刻，输出一个信号经WARN传至“抢答鉴别系统”，锁存不再让选手抢答。4报警模块：

在这个模块中主要实现抢答过程中的报警功能，当主持人按下控制键，有限时间内（N秒内）有人抢答或是倒计时到了之后蜂鸣器开始报警，输出SOUND有效电平为高.5.在这个模块中是对前4个模块的综合。三．单元电路软件设计及仿真 1.抢答器鉴别模块VHDL程序及模块：

在这个模块中主要实现抢答过程中的抢答功能，并且能实现当有一路抢答按键按下时，该路抢答信号将其余个绿抢答封锁的功能。在这个模块输入端有WARN输入(以时间控制系统的WARN输出信号为信号源)、一个和“时间控制系统”公用的CLEAR端、4人抢答输入信号端S0,S1,S2,S3和有一个时钟信号端CLK，这个时钟信号是个高频信号，用以扫描S0，S1，S2，S3是否有信号输入。输出端有对应于S0，S1，S2，S3编号的4个指示灯LED 和4线2进制输出端STATES（用于锁存当前的状态），还有一个STOP 端用于指示S0,S1,S2,S3按钮状态（控制计时器停止）。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LOCK IS

PORT(CLK,CLEAR:IN STD_LOGIC;

WARN:IN STD_LOGIC;

S0,S1,S2,S3:IN STD_LOGIC;

STATES:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

STOP:OUT STD_LOGIC;

LED:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END LOCK;ARCHITECTURE ONE OF LOCK IS SIGNAL G:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN

PROCESS(CLEAR,CLK,S0,S1,S2,S3)

BEGIN

IF CLEAR='1' THEN G

ELSIF CLK'EVENT AND CLK='1' THEN

IF WARN='0' THEN

IF(S3='1')AND NOT(G(0)='1' OR G(1)='1' OR G(2)='1')THEN

G(3)

ELSIF(S2='1')AND NOT(G(0)='1' OR G(1)='1' OR G(3)='1')THEN

G(2)

ELSIF(S1='1')AND NOT(G(0)='1' OR G(2)='1' OR G(3)='1')THEN

G(1)

ELSIF(S0='1')AND NOT(G(1)='1' OR G(2)='1' OR G(3)='1')THEN

G(0)

END IF;

STOP

END IF;

END IF;CASE G IS WHEN “0001”=>STATESSTATESSTATESSTATESSTATES

将抢答过程中锁存的BCD码转换成7段码用于LED的显示。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CODE IS

PORT(INSTATES: IN STD_LOGIC_VECTOR(3 DOWNTO 0);

QOUT: OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END CODE;ARCHITECTURE TWO OF CODE IS BEGIN

PROCESS(INSTATES)

BEGIN

CASE INSTATES IS

WHEN “0000”=>QOUT

WHEN “0001”=>QOUT

WHEN “0010”=>QOUT

WHEN “0011”=>QOUT

WHEN “0100”=>QOUT

WHEN “0101”=>QOUT

WHEN “0110”=>QOUT

WHEN “0111”=>QOUT

WHEN “1000”=>QOUT

WHEN “1001”=>QOUT

WHEN OTHERS=>QOUT

END CASE;

END PROCESS;END ARCHITECTURE TWO;3.定时模块VHDL程序及模块：

这个模块的输入端有时钟信号CLK、系统复位信号CLEAR和一个STOP输入信号；输出端有秒时间状态显示信号高位HIGH和低位LOW，无人抢答时计时中止警报信号WARN。

这个模块中主要实现抢答过程中的计时功能，在抢答开始后进行N秒的倒计时，并且在N 秒倒计时后无人抢答的情况下显示超时并输出信号至WARN报警，或者只要N秒内有人抢答，由抢答鉴别模块输出的STOP信号控制停止计时，并显示优先抢答者的抢答时刻，输出一个信号经WARN传至“抢答鉴别系统”，锁存不再让选手抢答。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNT IS

PORT(CLK,CLEAR,STOP:IN STD_LOGIC;

WARN:OUT STD_LOGIC;

HIGH,LOW:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END COUNT;ARCHITECTURE THREE OF COUNT IS SIGNAL HS:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL LS:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS(CLK)

BEGIN

IF CLEAR='1' THEN

HS

ELSIF CLK'EVENT AND CLK='1' THEN

LS

IF LS=“0000” THEN

LS

IF HS=“0000” AND LS=“0000” THEN

WARN

IF STOP='1' THEN

HS

LS

WARN

END IF;

END IF;

END IF;

END IF;

HIGH

在这个模块中主要实现抢答过程中的报警功能，当主持人按下控制键，有限时间内（N秒内）有人抢答或是倒计时到了之后蜂鸣器开始报警，输出SOUND有效电平为高.LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ALARM IS

PORT(CLEAR,WARN:IN STD_LOGIC;

SOUND:OUT STD_LOGIC);END;ARCHITECTURE FOUR OF ALARM IS BEGIN

PROCESS(WARN,CLEAR)

BEGIN

IF CLEAR='1' THEN SOUND

ELSIF WARN='1' THEN

SOUND

ELSE SOUND

END IF;END PROCESS;END; 设计电路的仿真波形图 1抢答鉴别模块仿真图：

2．译码模块仿真图：

3记时模块仿真图： 部分仿真图（1）：

部分仿真图（2）：

4报警模块仿真图：

五主电路连线图：

主电路仿真图：

六、心得与体会

经过三个星期的EDA课程设计，通过不懈努力，成功地设计出了数字式四路竞赛抢答器。回首这几周，虽然因为初次涉及EDA技术及MAX_PLUSⅡ软件，对相关知识知之甚少，我们也遇到了很多困难，但是我们在这次实习的过程中都受益匪浅，收获颇丰，甚为欣慰。

在这次课程设计的前期，我们先系统地学习了EDA概论，VHDL描述语言和设计应用方面的基础知识，使得能够较熟练地使用MAX_PLUSⅡ软件进行设计开发，用原理图输入及VHDL语言等设计输入并编译仿真，同时我们对以往学过的理论知识有了更加透彻的理解。我们的课题为数字式四路竞赛抢答器，根据电路的特点，我们采用层次化结构化设计，将此项设计任务分成若干模块，规定每一模块的功能和各模块之间的接口，然后再将各模块合起来调试。在设计的过程中，遇到问题我们先独立思考，查找资料。到自己不能解决的时候就和其他组研究讨论，向指导老师请教。这样既提高了我们独立发现问题、分析问题、解决问题的能力，又很好地培养了交流合作的精神。

但是最后的成品却不一定与仿真时完全一样，因为，再实际接线中有着各种各样的条件制约着。而且，在仿真中无法成功的电路接法，在实际中因为芯片本身的特性而能够成功。所以，在设计时应考虑两者的差异，从中找出最适合的设计方法。本实验通过EDA软件muxlus2的实现，让我对VHDL语言有了大概的了解，所以说，坐而言不如立而行，对于这些电路还是应该自己动手实际操作才会有深刻理解。

通过这次设计，进一步加深了对EDA的了解，让我对它有了更加浓厚的兴趣。特别是当每一个子模块编写调试成功时，心里特别的高兴。通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力。在设计的过程中遇到问题，可以说得是困难重重，这毕竟第一次做的，难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。

总的来说，这次设计的抢答器还是比较成功的，在设计中遇到了很多问题，最后在老师的辛勤的指导下，终于迎刃而解，有点小小的成就感，终于觉得平时所学的知识有了实用的价值，达到了理论与实际相结合的目的，不仅学到了不少知识，而且锻炼了自己的能力，使自己对以后的路有了更加清楚的认识，同时，对未来有了更多的信心。经历数日的课设眼看尘埃落定，感觉忍不住要长出一口气。结果怎样已然不再重要，在这几日里，我们经历了阶段性成功的狂喜、测试失败后的绝望、陷入困境时的不知所措，重新投入的振作。这已经就足够了！嘿嘿！

八、参考文献

[1]、李国洪，沈明山：《可编程逻辑器件EDA技术与实践》，机械工业出版社 [2]、江国强：《EDA技术习题与实验》，电子工业出版社

[3]、曹昕燕，周风臣，聂春燕：《EDA技术试验与课程设计》，清华大学出版社 [4]、黄仁欣：《EDA技术实用教程》，清华大学出版社