加1减1计数器实验说明_半加器和计数器实验

加1减1计数器实验说明由刀豆文库小编整理，希望给你工作、学习、生活带来方便，猜你可能喜欢“半加器和计数器实验”。

各位同学请注意：

计数器的计数结果在数码管上显示，因此我们实现的电路结构为：

计数器模块——>7段数码管显示模块

1.计数器可以对试验箱上的时钟进行计数，也可以采用按键形式，按下去一次记一个数，可以自己选择进行设计。如果用试验箱上的时钟进行计数，需要对原始时钟信号进行分频，试验箱的时钟为48M的时钟，需要分到1HZ的信号来计数，可以自己设计分频器程序，也可以采用网盘中的分频程序模块分频，需要设计分频宽度，采用原理图的输入方式进行设计。

2.在下载加1减1计数器时，做好的计数器的显示是用1位七段数码管来观察的，数码管采用共阳的形式。因此请大家参考第三版教材实验与设计【P153页】7段数码显示译码器设计，编写相应译码程序，注意：教材中给的是共阴管的，实验室是共阳的，需要将0与1颠倒显示。

3.程序设计方法可以采用VHDL的方式：输入端口为计数时钟，输出端口为7段数码管LED7S；采用2进程，其中一个进程为计数器进程，另一个进程为译码进程，译码进程的敏感信号为计数器的输出信号。

4.程序设计也可以采用原理图输入方式，如果用网盘中分频程序，必须采用原理图输入方式。

下载时间为2个班一大节，都在A212下载，一个班一个小时，2个班自己协调一下。