原边反馈反激式_原边反馈
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目前比较流行的低成本、超小占用空间方案设计基本都是采用PSR原边反馈反激式，通过原边反馈稳压省掉电压反馈环路（TL431和光耦）和较低的EMC辐射省掉Y电容，不仅省成本而且省空间，得到很多电源工程师采用。
比较是新技术，目前针对PSR原边反馈开关电源方案设计的相关讯息在行业中欠缺。下面结合实际来讲讲我对PSR原边反馈开关电源设计的“独特”方法——以实际为基础。要求条件：
全电压输入，输出5V/1A，符合能源之星2之标准，符合IEC60950和EN55022安规及EMC标准。因充电器为了方便携带，一般都要求小体积，所以针对5W的开关电源充电器一般都采用体积较小的EFD-15和EPC13的变压器，此类变压器按常规计算方式可能会认为CORE太小，做不到，如果现在还有人这样认为，那你就OUT了。
磁芯以确定，下面就分别讲讲采用EFD15和EPC13的变压器设计5V/1A 5W的电源变压器。1.EFD15变压器设计
目前针对小变压器磁芯，特别是小公司基本都无从得知CORE的B/H曲线，因PSR线路对变压器漏感有所要求。
所以从对变压器作最小漏感设计入手：
已知输出电流为1A，5W功率较小，所以铜线的电流密度选8A/mm2, 次级铜线直径为:SQRT(1/8/3.14)*2=0.4mm。
通过测量或查询BOBBIN资料可以得知，EFD15的BOBBIN的幅宽为9.2mm。因次级采用三重绝缘线，0.4mm的三重绝缘线实际直径为0.6mm.为了减小漏感把次级线圈设计为1整层，次级杂数为：9.2/0.6mm=15.3Ts,取15Ts.因IC内部一般内置VDS耐压600~650V的MOS，考虑到漏感尖峰，需留50~100V的应力电压余量，所以反射电压需控制在100V以内，得：(Vout+VF)*n
得：初级铜线可用外径为：9.2/(248/3+1)=0.109mm，对应的实际铜线直径为0.089mm，太小（小于0.1mm不易绕制），不可取。
假设:初级248Ts在BOBBIN上采用分4层来绕，初级铜线可用外径为：9.2/(248/4+1)=0.146mm，对应的铜线直径为0.126mm，实际可用铜线直径取0.12mm。
IC的VCC电压下限一般为10~12V，考虑到至少留3V余量，取VCC电压为15V左右，得：NV=Vnv/(Vout+VF)*NS=15/(5+1)*15=37.5Ts,取38Ts.因PSR采用NV线圈稳压，所以NV的漏感也需控制，仍然按整层设计，得：NV线径=9.2/(38+1)=0.235mm, 对应的铜线直径为0.215mm，实际可用铜线直径取0.2mm。也可采用0.1mm双线并饶到此，各线圈匝数就确定下来了。下面来确定绕线顺序。
因要工作在DCM模式，且采用无Y设计，DI/DT比较大，变压器磁芯研磨气隙会产生穿透力强杂散磁通导致线圈测试涡流，影响EMC噪音，所以需先在BOBBIN上采用0.1mm直径的铜线绕满一层作为屏蔽，且引出端接NV的地线绕完屏蔽后，保TAPE1层； 再绕初级，按以上计算的分4层绕制，完成后包TAPE 1层；
为减小初次级间的分布电容对EMC的影响，再用0.1mm的线绕一层屏蔽，包TAPE 1层； 再绕次级，包TAPE 1层； 再绕反馈，包TAPE 2层。
可能有人会说：怎么没有计算电感量？
因前面说了，CORE的B/H不确定，所以得先从确定饱和AL值下手。
把变压器CORE中柱研磨一点，然后装上以上方式绕好的线圈装机，并用示波器检测Rsenes上的波形，见下图中R5.输入AC90V/50Hz，慢慢加载，观察CORE有没有饱和，如果有饱和迹象，拆下再研磨……直到负载到1.1~1.2A刚好出现一点饱和迹象，（此波形需把波形放大到满屏观察最佳）
OK,拆下变压器测量电感量，此时所测得的电感量作为最大值依据，再根据厂商制造能力适当留+3%~+5%的误差范围和余量，如：测量为2mH,则取2-2*0.05=1.9mH,误差为+/-0.1mH.现在再来验证以上参数变压器BOBBIN的绕线空间。已知：E1和E2铜线直径为0.1mm,实际外径为0.12mm;NP铜线直径为0.12mm,实际外径为0.14mm;NS铜线直径为0.4mm,实际外径为0.6mm;TAPE采用0.025mm厚的麦拉胶纸。A.NV若采用铜线直径为0.2mm,实际外径为0.22mm 线包单边厚度为：E1+TAPE+NP+TAPE+E2+TAPE+NS+TAPE+NV+TAPE =0.12+0.025+0.14*4+0.025+0.12+0.025+0.6+0.025+0.22+0.025*2=1.77mm.B.NV若采用铜线直径为0.1mm双线并饶,实际外径为0.12mm 线包单边厚度为：E1+TAPE+NP+TAPE+E2+TAPE+NS+TAPE+NV+TAPE =0.12+0.025+0.14*4+0.025+0.12+0.025+0.6+0.025+0.12+0.025*2=1.67mm.测量或查EFD15的BOBBIN的单边槽深为2.0mm，所以以上2种方式绕制的变压器都可行。2.EPC13的变压器设计 依然沿用以上设计方法，测量或查BOBBIN资料可得EPC13 BOBBIN幅宽为6.8mm，次级匝数为：6.8/0.6=11.3Ts,取11Ts.初级匝数为：11*16.5=181.5Ts,取182Ts.反馈匝数为：15/(5+1)*11=27.5Ts,取28Ts.继续，EPC13的绕线方式同EFD15，再这里就不再重复了。
以上变压器设计出的各项差数是以控制漏感为出发点的，各项参数（肖特基的VF,MOS管的电压应力余量……）都是零界或限值，实际设计中会因次级绕线同名端对应输出PIN位出现交叉，或输出飞线套铁氟龙套管，或供应商的制程能力，都会使次级线圈减少1~2圈，对应的初级和反馈也需根据匝比减少圈数；另，目前市场的竞争导致制造商把IC内置MOS管的VDS耐压减小一点来节省成本，为保留更大的电压应力余量，需再减少初级匝数；以上的修改都会对EMC辐射造成负面影响，对应的取舍还需权衡，但前提是必须使产品工作在DCM模式。
从08年市场上推出PSR原边反馈方案到现在我一直都有在用此方案设计产品，回顾看看，市场上也出现了很多不同品牌的PSR方案，但相对以前刚推出的PSR控制IC来说，有因市场反映不良而不断改进的部分，但也有因为恶性竞争而COST DOWN的部分。主要讲讲COST DOWN的部分因受一些品牌在IC封装工艺上的专利限制，所以目前大部分的内置MOS的IC（不仅是PSR控制IC，也包括PWM 控制IC）采用的是在基板上置入控制晶圆和MOS晶圆，之间用金线作跳线连接，这样就有2个问题产品了：
1.金线带来的EMC辐射。
2.研制控制晶圆的公司可以自己控制控制晶圆的成本，但MOS晶圆一般采用的从MOS晶圆生产上购买，这样一来，MOS晶圆的成本控制也成为IC成本控制的案上肉。辐射可以采用优化设计来控制。
但MOS晶圆的COST DOWN的路径来源于降低其VDS的耐压，目前已有很多不同品牌的IC将VDS为650V的内置MOS降到620~630V，甚至560~600V。
这样一来，只控制漏感降低VDS峰值电压是不够的，所以还需为VDS保留更大的电压应力余量。面再以EPC13为实例，讲讲优化设计后的变压器设计。方法同上…… 先计算出次级，因考虑到输出飞线套铁氟龙套管或输出线与BOBBIN PIN位交叉，所以需预留1匝空间，得，次级匝数为：6.8/0.6-1=10.3，取10Ts.再计算初级匝数，因考虑到为MOS管留更大的电压应力余量，所以反射电压取之前的75% 得：（Vout+VF）*n
匝数不变的情况下，电感量也就小了。PSR电路一般OCP设计的不是很大，一般在120%左右，如果你测试是是以输入AC90/50Hz（没打错，不是60Hz哦），输出帯载到1.2A刚好出现一点饱和，实际烧机1.0A是不会饱和的，你可以试试，实际烧机后的OCP会在110%左右。变压器10%的误差太大了点吧，变压器采用机械研磨误差没那么大。
匝数多可以提高一点电感量，可以让负载时的频率辐射低些，当然，你也可以把EFD15的匝数减少些，但EMC的处理就和EPC13一样需特别注意布线
EE16的变压器绕142TS，1.85的感量多饱和余量来说留得还是比较大的，这个匝比不错，但感量低了会影响工作频率也会影响电流峰值，建议把感量做到2.0~2.2mH.你可以试一下，就这个匝数和匝比不变，用1.85和2.0mH的变压器测试比较下，EMC影响比较大。
找不到放大后的图，就看看这个没放大的吧。
把这个波形在示波器上拉宽，看那条上升的斜线，那是电流上升的波形，要保持是一条缓慢上升的斜线，如果在顶端出现突然上升，说明变压器有饱和迹象。
当然，变压器有一点饱和迹象，在实际中是可以长期烧机的，但因为电流突然上升会测试较强的辐射噪音，所以要控制到变压器不饱和为佳。
但，不饱和就得再研磨CORE，降低电感量，但CORE研磨多了，气隙大了，漏感和涡流也会增大，同样会影响EMC噪音，所以把CORE研磨到零界饱和点是最佳取舍方式。
先不说你计算电感量的B/H值从何来，你可以权衡下你计算出的电感量在EMC取舍上有此方式直接和有效吗？我认为我这种方式更有效也更直接。
空载与满载切换时，输出电压的过冲和下冲与变压器有一定关系，但此问题主要是PSR IC延时检测造成的，解决方法我会在后续讲解，不是变压器的问题。我们的客人在别家公司做的产品出了这个问题，而我们的没有，因此我们接到了一个转过来的200K订单呢。
EMC图纸我得整理下，因为之前认证整改的产品测试PASS一般就没管它。变压器的温升绝对能通过PSE省令一项的标准。（我们的产品多半出日本的）测试报告看附件。Report
变压器进料价格在1.18~1.55RMB之间.如果说5%做不到，那肯定是电路没调好，PSR一般都线损补偿功能，如果启用，输出线长达3米电压调整率都可以做到5%以内，我做过最长为3.5米的PSR原边反馈开关电源设计之二——电路设计
此线路是采用目前兼容很多国内品牌IC的回路，如：OB2535、CR6235…… PSR线路设计需特别注意以下几处： 1.RCD吸收回路，即：R2,C4,D2,R6 2.Vcc供电和电压检测回路,即：D3,R3,R4,R10,C2 3.输出回路,即：C3,C7,D5,R11,LED1
下面分别说明以上几点需注意的地方 1.RCD吸收回路，即：R2,C4,D2,R6 大家可以看出，此RCD回路比普通的PWM回路的RCD多了一个R6电阻，或许有人会忽略他的作用，但实际它对产品的稳定性起着很大的作用。看下图VDS的波形：
当开关管截止后因漏感引起的振玲会随漏感的增大而使电压跌得更低，更低的电压回复需要更长的时间，VDS的波形此时和VCC的波形是同步的，PSR检测电压是通过IC内部延时4~6uS避开这个振玲来检测后面相对平滑的电压，电压恢复时间过长导致IC检测开始时检测到的是振玲处的电压，最总导致的结果是输出电压不稳定，甚至荡机。
当然也有因变压器漏感比较小，无此电阻也可以正常工作，但一致性较难控制。此电阻的取值与RCD回路和EMC噪音有关，一般建议取值为150~510R,推荐使用220~330R，D2建议使用恢复时间较慢的1N4007 具体可根据漏感结合RCD来调试。
2.Vcc供电和电压检测回路,即：D3,R3,R4,R10,C2 R4与R10的取值是根据IC的VFB来计算的。
但阻值取值对一般USB直接输出的产品来说，以IFB=0.5mA左右来计算。若为带线式产品，因考虑到线损带来的负载调整率差，可保持VFB电压不变，同时增大R4和R10的阻值，减小IFB的电流，具体IFB的电流取值需根据输出线材的压降来调试，如设计为5V/1A的产品，假设输出空载为5.10V，调试的最佳状态是负载0.5A时，输出电压达到最低值，如4.90V，再增加负载，电压会因IC内部补偿功能唤醒使输出电压回升，当负载达到1.0A时，输出电压回升到5.10V左右。
之前有做过一款输出5V/1A线长3.5米的产品，设计时IFB=0.15mA，输出空载在5.15V左右，负载0.5A时输出为4.85V左右，负载1A时输出为5.14V左右。听很多PSR IC的FAE说过，PIN1脚的C5也有此功能，但实际应用效果不明显。D3应该大家都知道要用恢复时间较快的FR107。R3和C2需取相对较小的值，R3在VCC供电回路钟有一定的抗冲击和干扰的作用，但相对PWM线路来讲，其取值需相对较小，不大于10R，一般取2.2~4.7R。C2取值不大于10UF，一般取4.7UF。
因为电源开启和负载切换时，VFB的电压会因C2的容量增大和R3的限流作用导致拉低，从而使输出产生电压尖峰。
若更严重得导致PSR延时检测开启而VFB电压仍未建立，输出的电压尖峰会更高。
3.输出回路,即：C3,C7,D5,R11,LED1 R11和LED1是输出的假负载，为避免IC在空载进入间歇模式导致输出电压不稳定而设置的。D5的作用是防止回授失效而设置的过压保护，一般取值为6.2V。
C3,C7不仅是输出滤波，而且需有足够的容量来防止PSR IC在延时检测未开启前输出电压不受控而过冲。
若容量不够，会导致输出电压过冲而被D5钳位，被D5钳位到6.2V后会导致反馈线圈的电压也上升，从而出现输出电压持续在6.2V左右，且有功率损耗，D5会严重发热，但不会马上损坏。
曾经有人把这个D5去掉了，测试发现电容容量小导致的过冲现象有，但过冲后的电压因为没有D5钳位而正常了，结果因此我接到了一个200K的订单。
为什么呢？因为客户反映说用它对IPOD充电时，充了一会，IPOD没充进电，而IPOD的输入接口发烫严重，甚至变形。
分析原因为，产品上的D5取掉了，到IPOD内部在输入接口电源上有一个稳压管并联作保护，就出现了上面的电压被钳位的问题……
C3,C7的取值不仅与其ESR值有关，也与变压器漏感和PSR IC延时检测的时间有关。
目前有PSR IC厂商因其客户反映变压器要求过于严格或负载调整率差等问题讲IC内部延时检测时间加长到9uS,甚至15uS.大家可以想象，通电15uS不检测，输出电压会升到多高? 一般都会冲到10多V，甚至20V……
这个过冲的电压的电流因为有Vsense的限制，不会很大，可以等效为一个尖峰来处理，最直接有效的方法是加大输出滤波电压容量和减小ESR值来吸收它。使用一般的LOW ESR电容，建议使用2颗470UF的并联。
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