altera_modelsim6.1g仿真总结_仿真系统项目总结

altera_modelsim6.1g仿真总结由刀豆文库小编整理，希望给你工作、学习、生活带来方便，猜你可能喜欢“仿真系统项目总结”。

软件环境说明：quartusII 7.2 sp3+altera_modelsim6.1g

（作者：刘国华）

1，软件的安装

详细请看《如何破解ModelSim-Altera 6.1g.pdf》。（一个注意的地方就是环境变量设置完后一定要重新启动）2，软件的设置

《如何解決在Quartus II无法使用ModelSim-Altera模拟的問題.pdf》。3，用altera_modelsim6.1g做功能仿真，设置地方有3处如下：

接着就是运行仿真软件，进行仿真： 方法有两种：

①编译完后，通过自动运行

②编译完后，手动运行，一般运行Gate Level Simulation

仿真图如下，由于是功能仿真，所以没有延时信息出现：

4，关于do文件的使用技巧问题：

执行的默认脚本在：工程所在目录simulationmodelsim下，例如我的工程：

该do文件的内容为: transcript on if {[file exists gate_work]} { #判断库是否存在，存在的话就先删除

vdel-lib gate_work-all } vlib gate_work

#建立一个库 vmap work gate_work #映射库

vlog-vlog01compat-work work +incdir+.{counter.vo} #编译文件 vlog-vlog01compat-work work +incdir+E:/pratice/verilog/my_counter {E:/pratice/verilog/my_counter/testbench.v}

#编译文件 vsim-t 1ps-L cyclone_ver-L gate_work-L work top_tb #启动仿真 add wave * #把testbench.v的顶层信号加入到波形窗口中 view structure view signals #打开信号窗口 run –all #执行仿真、modelsim窗口指示的就是这个脚本：

如把以下的选项勾起，并指定一个do文件：

这个时候上面那个counter_run_msim_gate_verilog.do文件的脚本就会发生以下变化： transcript on if {[file exists gate_work]} { vdel-lib gate_work-all } vlib gate_work vmap work gate_work

vlog-vlog01compat-work work +incdir+.{counter.vo} vlog-vlog01compat-work work +incdir+E:/pratice/verilog/my_counter {E:/pratice/verilog/my_counter/testbench.v}

vsim-t 1ps-L cyclone_ver-L gate_work-L work top_tb #执行自己写的do文件，这样的话，就可以很好的控制自己想看的信号 do E:/pratice/verilog/my_counter/simulation/modelsim/my.do my.do文件如下： view signal view wave add wave * #将设计文件的内部信号cnt以无符号十进制的形式加入到波形图 add wave-radix unsigned /top_tb/tb_counter/cnt

run –all

5，用altera_modelsim6.1g做布局布线后的仿真（后仿真），设置地方有2处如下：

仿真图如下，可以看到下图明显存在延时信息：