VHDL简答题总结_vhdl简答题

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数据BIT与STD_LOGIC的区别？

Bit只是一个逻辑型变量，只能存在“0”和“1”，不存在不定状态和高阻态

STD_LOGIC存在U初始值，X不定，0,1，Z高阻 W弱信号不定，L弱信号1，H弱信号0,-不可能情况 2 信号和变量的异同？

延时：变量无延时 信号有延时

位置：变量在PROCESS 信号ARCHITECTUUE SIGNAL BEGIN

信号可以是全局量，只要在构造体中已定义，那么构造体内的所有地方都可以使用；变量是局部量，只能在进程、子程序中定义和使用。如果将结果带出外部，则必须将变量付给一个信号量才行。3 VHDL基本顺序和并行语句有哪些？

顺序描述语句：WAIT语句，断言语句，信号带入语句，变量赋值语句，IF语句，CASE语句，LOOP语句，NEXT语句，EXIT语句，进程调用语句，NULL语句

并行语句：进程语句，并发信号带入语句，条件信号带入语句，选择信号带入语句，并发调用语句，块语句 4 利用VHDL进行硬件设计的流程？

规格设计——行为级描述——行为级仿真——RTL级描述——RTL级仿真——逻辑综合优化——门及仿真，定时检查——输出门级网络表 5 基本硬件描述语言有哪些？

VHDL和Verilog HDL 及日本电子振兴协会开发的UDL/I语言 6 VHDL所包含库的种类有哪些？

IEEE库

STD库是VHDL的标准配置

ASIC逻辑门库

WORK库现行作业库 7 IEEE库中所包含基本类型转换函数有那些？ STD_LOGIC_1164包集合TO_STDLOGICVECTOR(A)由BIT_VECTOR变换为STD_LOGIC_VECTOR TO_BITVECTOR(A)由STD_LOGIC_VECTOR转换为BIT_VECTOR TO_STDLOGIC（A）由BIT转换为STD_LOGIC TO_BIT(A)由STD_LOGIC转换为BIT STD_LOGIC_ARITH包集合CONV_STD_LOGIC_VECTOR（A，位长）由INTEGER、UNSIGNED、SIGNED转变为STD_LOGIC_VECTOR CON_INTEGER（A）由UNSIGNED、SIGNED转变为INTEGER STD_LOGIC_UNSIGNED包集合CONV_INTEGER（A）由STD_LOGIC_VECTOR转变为INTEGER 8 简述基本的VHDL的程序结构有那些？

一个完整的VHDL程序包含实体（ENTITY），构造体（ARCHITECTURE），配置（CONFIGURATION），包集合（PACKAGE），库（LIBRARY）9 VHDL程序包含程序子结构有那些？

子程序是一个VHDL程序模块，这个模块利用顺序语句来定义和完成算法，因此只能使用顺序语句。VHDL子程序与其他软件语言程序中的子程序的应用目的是相似的，能更有效地完成重复性的工作。子程序有两种类型，即过程proce和函数function 10 简述when else与if else的差别？

后者只能在进程内部中使用（因为是顺序结构），前者的else一定有，但if可以省略，when语句不可嵌套，而if则不然什么是ASIC及ASIC的特点？

ASIC是指应特定用户要求和特定电子系统的需要而设计、制造的专用大规模集成电路。ASIC的特点是面向特定用户的需求，ASIC在批量生产时与通用集成电路相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点