EDA总结题_eda总复习题总结
EDA总结题由刀豆文库小编整理，希望给你工作、学习、生活带来方便，猜你可能喜欢“eda总复习题总结”。
名词解释：
EDA：electronic design auto mation 电子设计自动化 PLD：programmable logic device 可编程逻辑器件 LDPLD：低密度可编程逻辑器件 HDPLD：高密度可编程逻辑器件
PROM：programmable read only memory 可编程只读存储器 PLA：programmable logic array 可编程逻辑阵列 PAL：programmable array logic 可编程阵列逻辑 GAL：generic attay logic 通用阵列逻辑
EPLD：erasable programmable logic device 可擦除可编程逻辑器件 CPLD：complex programmable logic device 复杂可编程逻辑器件 FPGA：现场可编程门阵列
OTP：one time programmable 一次性编程器件 MTP：many time programmable 多次编程器件 ISP：在系统可编程 简答：
1、EDA设计流程：设计准备；设计输入←→功能仿真（图形输入方式，文本输入方式，波形输入方式）；设计处理←→时序仿真（设计编译和检查，设计优化和综合，适配和分割，布局和布线，生成编程数据文件）；设计效验；器件编程；器件测试和设计验证；设计完成。
2、硬件描述语言：VHDL：
1、具有强大的功能，覆盖面广，描述功能强
2、有良好的可读性
3、有良好的可移植性
4、可以延长设计的生命周期
5、支持对大规模设计的分解和已有设计的再利用
6、有利于保护知识产权
Verivog hdl:适合算法级，寄存器传输级，逻辑级，门级和版图级等各个层次和电路设计和描述。最大的优点是设计与工艺无关性。
VHDL设计实体的基本机构图。
1、库，程序包：LIBTATY IEEE;
USE IEEEE.STD-LOGIC-1164.ALL;
2、实体ENTITY 实名体
IS
GENERIC(类属表)；--类属参数声明。
PORT（端口表）；--端口声明
END实名体
端口方向：IN-输入
OUT-输出
INOUT-双向
BUFFER-具有读功能的输出
3、结构体：ARCHITECTURE结构体名OF实体名IS [信号声明语句]：--为内部信号名称及类型声明 BEGIN [功能描述语句] END ARCHITECTVRE 结构实体名；
4、VHDL文字规则:
1、数制#数值#
例：10#170#--十进制数值文字
2、数制基数符号“数值字符串” 例：B“111011110”；--二进制数数组
3、标识符：以字母开头，后面跟若干字母，数字或单个下划线，但最后不能为下划线。
5、VHDL对据对象：
1、变量：是一个局部量，只能在进程函数和进程中声明和使用。
VARIABLE变量名：数据类型【：=初始值】； 2.信号描述硬件系统的基本数据对象。
SIGNAL信号名：数据类型【：=初值】
标准逻辑位：
1、未初始化的U;
2、强未知的X;
3、强0的0;
4、强1的1;
5、高阻态Z6、弱未知的W；
7、弱0的L；
8、弱1的H；
9、忽略-VERILOG HDL具有行为描述和结构描述功能。
行为描述包括：系统级、算法级、寄存器传输级。JK触发器
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY myjkff IS PORT(j,k,clr:IN STD_LOGIC;clk:IN STD_LOGIC;q,qn:BUFFER STD_LOGIC);END myjkff;ARCHITECTURE one OF myjkff IS BEGIN PROCESS(j,k,clr,clk)VARIABLE jk:STD_LOGIC_VECTOR(1 DOWMTO 0)BEGIN jk:=(j & k);IF clr=’0’THEN q
ELSEIF clk’EVENT AND clk=’0’THEN CASE jk IS WHEN “00”=>qqqqNULL;END CASE;END IF;END PROCESS;END one;
8选一数据选择器
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY vhdl1 IS PORT(s1,s2,s3: in STD_LOGIC;a,b,c,d,e,f,j,h: IN STD_LOGIC;z: OUT STD_LOGIC);END vhdl1;ARCHITECTURE example7 OF vhdl1 IS SIGNAL s: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGIN szzzzzzzzz
十五进止加法计数器
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY vhdl1 IS PORT(CLK,RST,ENA:IN STD_LOGIC;
Q:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);
COUT:OUT STD_LOGIC);END vhdl1;
ARCHITECTURE one OF vhdl1 IS BEGIN PROCESS(CLK,RST,ENA)BEGIN IF RST='1' THEN Q
