数字电路教案阎石 第七章_第七章数字电路基础

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第七章．半导体存储器

7．1．概述

7．2．只读存储器（ROM）

7．2．1．掩模只读存储器

7．2．2．可编程只读存储器（PROM）

7．2．3．可擦除的可编程只读存储器（EPROM）

一． EPROM 二． E2PROM 三． Flash Memory

7．3．随机存储器（RAM）

7．3．1．SRAM 7．3．2．DRAM

7．4．存储器容量的扩展

7．4．1．位扩展方式 7．4．2．字扩展方式

7．5．用存储器实现组合逻辑函数

7．6．用可编程逻辑阵列（PLA）实现组合逻辑函数

可编程逻辑阵列就其典型电路结构形式而言，可以看成是由一个与门阵列和一一个或门阵列组成的。见下图。……A0A1An与门阵列P0P1P2或门阵列……

与门阵列由若干与门组成，它实现对输入信号A0An中有关变量的与运算，其输出P0Pm是一些由变量作为因子组成的乘积项，或门阵列由若干或门组成，它实现对P0Pm中有关乘积项的或运算，其输出Z0Zl就是一些由乘积项组成的逻辑函数。而且，在与门阵列中应该将哪些变量相乘，在或门阵列中应该将哪些乘积项相加，是完全由使用者设计决定，依次把这样的与或门阵列叫做可编程逻辑阵列。

从例7.5.2我们发现，用ROM产生组合逻辑函数时，存储单元的利用率 往往很低。由表7.5.3可知，Y1,Y2,Y3,Y4中只包含最小项：m2,m3,m4,m6,m7,m10,m14和m15，因而存储矩阵只要这8列就够了。因此，地址译码器只需给出w2,w3,w4,w6,w7,w10,w14,w15这8个地址信号。倘若把地址译码器改成部分最小项译码器，仅挑选逻辑函数中所包含的最小项译出，那么译码矩阵将能大大压缩。这对于提高器件的利用率，节省芯片的面积是非常不利的。

这种译码矩阵和存储矩阵均可变成的电路就叫做可编程逻辑阵列，简称PLA。

下图为PLA的结构示意图。它包含一个与逻辑阵列和一个或逻辑阵列。与逻辑阵列可将逻辑函.数所用的最小项或若干最小项合并后的乘积项译出，或逻辑阵列再把这些最小项或最小项之和的信号有选择地组合，得到所需的逻辑函数。

…………PmZ0Z1Zl ABCDABCDABCDABCDABCDABCDABCD与阵列ABCDABCD或阵列Y1Y2Y3Y4

比较上图和书中图7.5.2即可看出，用ROM产生式(7.5.2)的逻辑函数时，译码矩阵和存储矩阵共需要8*16+4*16=192个存储单元，而用PLA产生同样的逻辑函数只需要8*8+4*8=96个存储单元，少用一半。

实际上上图还可简化，因为m6和m7仅同时存在于Y1和Y2中，所以可将它们合并译码，使与逻辑阵列和或逻辑阵列皆减少一列存储单元。

为了方便用户选用，同时也为了降低成本，PLA也为预先制造系列化的定型产品。具体内容见书中的第八章。