数字电子线路教案18_电子线路完整教案

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6.4 异步计数器

 本次重点内容：

1、异步时序电路的分析方法。

2、异步时序电路的时序图。 教学过程

一、异步二进制计数器

1．异步二进制加法计数

根据学生的程度，有时也可以从设计的角度，讨论异步二进制加法计数器的设计思想。

复习（提问）：1 怎样由JK F/F、D F/F实现T′F/F？ 2 二进制加法的进位规则？

[必须满足二进制加法原则：逢二进一（1+1=10，即Q由1加1→0时有进位）； 各触发器应满足两个条件：

每当CP有效触发沿到来时，触发器翻转一次，即用T′触发器。

控制触发器的CP端，只有当低位触发器Q由1→0（下降沿）时，应向高位CP端输出一个进位信号（有效触发沿），高位触发器翻转，计数加1。] 由JK触发器组成4位异步二进制加法计数器 ① 逻辑电路

JK触发器都接成T′触发器，下降沿触发。

② 工作原理

异步置0端上加负脉冲，各触发器都为0状态，即Q3Q2Q1Q0＝0000状态。在计数过程中，为高电平。

只要低位触发器由1状态翻到0状态，相邻高位触发器接收到有效CP触发沿，T′的状态便翻转。

③ 状态转换顺序表7.3.1所示。电路为十六进制计数器。

④ 工作波形（又称时序图或时序波形）

输入的计数脉冲每经一级触发器，其周期增加一倍，即频率降低一半。一位二进制计数器就是一个2分频器，16进制计数器即是一个16分频器。

四位二进制加法计数器 状态转换顺序表如下。

由D触发器组成的4位异步二进制加法计数器的逻辑图如下。

由于D触发器用输入脉冲的上升沿触发，因此，每个触发器的进位信号由 端输出。

其工作原理类似，让学生课后自行分析。

2．异步二进制减法计数器 根据学生的程度，有时也可以从设计的角度，讨论异步二进制减法计数器的设计思想。

[二进制数的减法运算规则：1－1＝0，0—1不够，向相邻高位借位，10－1＝1； 各触发器应满足两个条件：

每当CP有效触发沿到来时，触发器翻转一次，即用T′触发器。

控制触发器的CP端，只有当低位触发器Q由0→1（上升沿）时，应向高位CP端输出一个借位信号（有效触发沿），高位触发器翻转，计数减1。] 由JK触发器组成的4位二进制减法计数器 ① 逻辑图。

FF3～FF0都为T′触发器，下降沿触发。

低位触发器由0→ 1（上升沿）时，应向高位CP端输出一个借位信号（有效触发沿），而触发器为下降沿触发，低位触发器应从 端输出借位信号。② 工作原理

四位二进制减法计数器计数状态顺序表如下

二、异步十进制加法计数器

学习要点：十进制计数器的逻辑功能，即计数状态顺序表、工作波形。具体电路不要求掌握其电路形式，了解其电路工作原理（较复杂）。异步十进制加法计数器是在4位异步二进制加法计数器的基础上经过适当修改获得的。它跳过了1010～1111六个状态，利用自然二进制数的前十个状态0000～1001实现十进制计数。

4个JK触发器组成的8421BCD码异步十进制计数器 1．计数状态顺序表

十进制计数器状态顺序表如下

2．逻辑电路图

3．工作原理 FF0和FF2为T′触发器。

设计数器从Q3Q2Q1Q0＝0000状态开始计数。这时J1==1，FF1也为T′触发器。

因此，输入前8个计数脉冲时，计数器按异步二进制加法计数规律计数。在输入第7个计数脉冲时，计数器的状态为Q3Q2Q1Q0＝0111。这时，J3＝Q2Q1＝

1、K3＝1。

输入第8个计数脉冲时，FF0由1状态翻到0状态，Q0输出的负跃变。一方面使FF3由0状态翻到1状态；与此同时，Q0输出的负跃变也使FF1由1状态翻到0状态，FF2也随之翻到0状态。这时计数器的状态为Q3Q2Q1Q0＝1000，=0使J1==0。因此，在Q3＝1时，FF1只能保持在0状态，不可能再次翻转。

输入第9个计数脉冲时，计数器的状态为Q3Q2Q1Q0＝1001。这时，J3＝0、K3＝1。输入第10个计数脉冲时，计数器从1001状态返回到初始的0000状态，电路从而跳过了1010～1111六个状态，实现了十进制计数，同时Q3端输出一个负跃变的进位信号。

4．工作波形。

讨论：若考虑延迟时间，异步计数器的状态从1111→0000的过程？

可见，异步计数器存在过渡过程，若将状态直接输出到译码器，将会产生错误的译码，造成误动作。