清华大学《数字集成电路设计》周润德第6章组合逻辑课件._数字集成电路周润德

2020-02-27 教学课件下载本文

清华大学《数字集成电路设计》周润德第6章组合逻辑课件.由刀豆文库小编整理，希望给你工作、学习、生活带来方便，猜你可能喜欢“数字集成电路周润德”。

第二节有比逻辑 VDD 电阻负载 RL F In1 In2 In3 PDN VSS(a 电阻负载 In1 In2 In3 PDN VSS(b 耗尽型NMOS负载耗尽型负载 VT

伪NMOS(Pseudo-NMOS VDD A B C D F CL VOH = VDD(similar to complementary CMOS 2 V OL ⎞ kp ⎛ 2 –-------------⎟ =------(V – V – V V k ⎜(V DD Tp n DD Tn OL 2 ⎠ 2 ⎝ 类似于互补CMOS kp V OL =(VDD – V T 1 – 1 –------(auming that V T = V Tn = VTp k n SMALLER AREA & LOAD BUT STATIC POWER DISSIPATION！!较小的面积和驱动负载，但有静态功耗 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 3 页

Pseudo-NMOS 电压传输特性（VTC）VDD 3.0 PMOS负载 VSS Vout [V] 2.5 2.0 W/Lp = 4 F In1 In2 In3 PDN 1.5 W/Lp = 2 1.0 0.5 W/Lp = 0.5 W/Lp = 0.25 W/Lp = 1 VSS 伪NMOS 0.0 0.0 0.5 1.0 1.5 2.0 2.5 Vin [V] 在性能、功耗＋噪声容限之间综合考虑 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 4 页

伪 nMOS / pMOS 逻辑（1）伪 nMOS 逻辑的基本电路 1.2.3.4.5.p 管作负载，其栅极接地 n 个输入端的伪 nMOS 电路有 n + 1 个管子 kn k p 的比例影响传输特性的形状及反相器 V OL 的值当驱动管导通时，总有一恒定的 DC 电流（静态功耗）当驱动管和负载管均不导通时，输出电压取决于管子的次开启特性 6.噪声容限 N M L 比 N M H 差很多 7.基本方程 8.应用场合 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 5 页

伪 nMOS 逻辑 Vdd 负载 Vout Vin 驱动 GND 伪 pMOS 逻辑 Vdd 驱动 Vin Vout 负载 GND 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 6 页

（2）伪 NMOS 的设计：驱动管与负载管的尺寸应有一合适的比率 1.为减少静态功耗，驱动电流 IL 应当小 2.为了得到合理的 NML，VOL = IL（RPDN 应当低 3.为了减少 t PLH = C L V DD , IL 应当大 2IL 4.为了减少 t PHL = 0.69 R PDN C L，RPDN 应当小条件 1 与 3 是矛盾的，可见：实现一个较快的门意味着较多的静态功耗及较小的噪声余量。2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 7 页

（3）多漏极逻辑 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 8 页

改善负载（1）：采用可变负载 VDD Enable M1 M2 M1 >> M2 F A B C D CL 可变负载 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 9 页

改善负载（2）：采用差分逻辑 VDD VDD M1 M2 Out A A B B Out PDN1 PDN2 VSS VSS 串联电压开关逻辑（CVSL，也常称为差分串联电压开关逻辑 Differential Cascode Voltage Switch Logic(DCVSL 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 10 页

差分逻辑（1）差分串联电压开关逻辑： Differential Cascode Voltage Switch Logic(DCVS（2）差分分离电平：Differential Split-Level(DSL）（3）再生推拉串联逻辑： Regenerative Push-Pull Cascode Logic(PPCL 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 11 页

DCVSL DCVSL 瞬态过渡响应 2.5 V oltage [V] AB 1.5 AB A,B A,B 0.5 静态逻辑：互补NMOS下拉管，交叉连接 PMOS上拉管-0.50 0.2 0.4 0.6 0.8 负载：仅一个PMOS管，具有伪 NMOS 优点 Time [ns] 差分型：同时要求正反输入，面积大，但在要求互补输出或两个下拉网络能共享时比较有利比通常的CMOS逻辑慢（因Latch 反馈作用有滞后现象，但在特定情况下很快，例如存储器纠错逻辑的 XOR 门）无静态功耗，但有较大的翻转过渡（Cro-over）电流 2004－10－27 数字大规模集成电路清华大学微电子所周润德 1.0 第六章（2）第 12 页

DCVSL 例子（共享逻辑）Out Out B B B B A A XOR-NXOR gate 全加器 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 13 页

时钟控制的CVSL 由时钟控制的CVSL 构成四变量异或门 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 14 页

带锁存灵敏放大器的 CVSL(或称SSDL，Sample-Set Differential Logic）2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 15 页

差分分离电平逻辑 Differential Split-Level Logic（DSL）5V T2 T3 T4 VOL T1 概念：以 “交叉 p管以及 V ref 管” 代替 p管负载减少在节点q 和q’上的逻辑摆幅 3.2V 2.5V 假设：例如，Vref = Vdd/2 + VT q 和q’点 Vmax = Vdd/2 是静态逻辑可降低摆幅，因而使 tp 减少，但有静态功耗（T2-T4 及左边PDN导通）T2-T4 导通时，成为有比逻辑，故应使 T2 较小，但这又减慢上拉时间 T3 处于导通边缘（几乎off），易于快速翻转下拉管工作在低电压，减轻了热电子效应工艺和电源电压的容差是一个问题 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 16 页

推拉串联逻辑 Push-Pull Cascode Logic(PPCL CVSL PPCL 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 17 页

SFPL(源极跟随上拉逻辑 Source Follower Pull-up Logic 1.原理 2.优点： a.允许采用较小的 n 下拉管，较小的自载（SelfVTN 阈值电压损失引起下一级逻辑门的静态功耗 NMOS的阈值由于体效应而变高 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 21 页

NMOS 传输管逻辑解决办法1：电平恢复晶体管（Level Restoring Transistor）VDD 电平恢复 Mr B A Mn X M1 0.0 0 100 200 300 400 500 VDD M2 2.0 1.0 Out • 优点: X 处（高）电平恢复至全摆幅 • 缺点：恢复晶体管附加了电容，在 X 处取电流 • 有比（逻辑）问题 2004－10－27 数字大规模集成电路电平恢复晶体管尺寸的确定 • 电平恢复晶体管尺寸的上限 • 注意传输晶体管下拉电路可能会有几个晶体管堆叠在一起第六章（2）第 22 页清华大学微电子所周润德

单端电平恢复电路电平恢复晶体管输出反相器差分电平恢复电路反馈反相器差分电平恢复电路可以以较少的晶体管数为代价获得较小的延时静态、动态结构的电平恢复电路不同的电平恢复电路构成不同的逻辑类型 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 23 页

解决办法 2: 传输门晶体管的 VT = 0 但要注意漏电电流 V DD V DD 2.5V 0V V DD 0V Out 2.5V 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 24 页

解决办法 3: 传输门（Transmiion Gate：NMOS＋ PMOS）C A B A C C 30 C A = 2.5 V B C = 2.5 V B CL C=0V 传输门电阻 Rn 2.5 V Rn Vou t Rp Resistance, ohms 20 Rp 2.5 V 10 0V Rn || Rp 0 0.0 1.0 Vou t , V 2.0 第六章（2）第 25 页 2004－10－27 数字大规模集成电路清华大学微电子所周润德

传输门电路的延时 2.5 In 0 V1 Vi-1 C 0(a Req In V1 C Req Req Vn-1 C Req 2.5 Vi C 2.5 Vi+1 0 C Vn-1 C 2.5 Vn 0 C Vi C Vi+1 C Vn C(b m Req In C CC C C CC C Req Req Req Req Req(c 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 31 页

优化延时 RC链的延时带缓冲器的RC链的延时 m Req In C CC C C CC C Req Req Req Req Req(c 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 32 页

传输管与传输门逻辑小结（1）传输管的优点：寄生电容小，速度快，属无比逻辑（一阶近似时延时与尺寸无关）缺点：阈值损失，噪声容限差，会引起下一级静态功耗，MOS管的导通电阻随电压变化而变化（2）全传输门优点：无阈值损失，MOS开关的导通电阻基本为常数缺点：必须提供正反控制信号，版图设计效率低，电容大（3）设计传输管、传输门网络时，应使所有情形下遵守“ 低阻抗”的原则（4）当N个传输管（门）串连时，按RC网络计算延时。必要时需要插入缓冲器，优化级数。逐级确定尺寸。优化时需要考虑整个链延时的优化（5）电平

恢复电路（是克服NMOS传输管阈值损失的一种方法）1.无静态功耗，但考虑过渡情形时，需要仔细确定尺寸 2.增加了内部节点电容，关断时出现信号竞争，降低了门的速度 3.PMOS的导通加速了上拉，因而减少了输出（反相器）的下降时间 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 33 页

互补传输管逻辑（仅有NMOS管）CPL（Complementary Pa Transistor Logic）漏极输入栅极输入 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 34 页

互补传输管逻辑（CPL）实现逻辑功能相同的电路拓扑，只是信号的安排不同 nFET 逻辑 2004－10－27 数字大规模集成电路清华大学微电子所周润德第六章（2）第 35 页

CPL 的特点

(1具有互补功能(互补的输入-互补的输出。但需产生互补信号的额外电路以及额外的布线开销。但在需要正反输出信号时比较有利

(2静态逻辑,输出节点总是连至 VDD 或 GND ,有利消除噪声(3简单,比 CMOS 的晶体管数大大减少,功耗低(4存在阈值损失(有几种解决办法(5快速(由于负载减少,延时小

(6设计具有模块化的特点,易于构成逻辑和设计库

(7常通过注入工艺使传输管的阈值降低至 PMOS 管的阈值之下,提高了切换速度,消除了后续缓冲电路的静态功耗。但运用零阈值管使噪声容限减小,存在亚阈值电流和静态功耗

(8实现运算电路时效率高: 例如实现全加器时:晶体管数少、面积小、延时小、功耗低

LEAP 单元库(Lea n Integration Using P a Gates 目的:用较小的(简单、适应性强的单元库(只有三个不同的单元

实现完全的逻辑功能(逻辑 “ 树 ”;输入端可连至信号或电源、地;不同于 CPL :不是差分逻辑(为单端逻辑, 反信号在 “ 逻辑树 ” 末端或中间通过附加反相器得到;基于自动(综合设计方法。(不是去实现单个的逻辑门 DPL(Double Pa-Transistor Logic(NMOS +PMOS 电路 DPL —— 改进的 CPL 1.两支路导通,速度快 2.电容均衡

动态 CMOS 在静态电路中在任何时候(除去翻转时输出总是通过低阻路径连至 GND 或 V DD 扇入(fan-in 为 n 要求 2n(n N-型 + n P-型器件

动态电路依靠把信号值暂时存放在高阻抗节点的电容上。需要 n + 2(n +1 N-型 + 1 P-型晶体管第四节动态逻辑

对输入输出的要求

一旦动态门的输出被放电,它直到下一个预充电阶段之前不可能再次被充电。动态门的输入在求值期间最多只能有一次过渡(低至高。

在求值期间或求值之后输出可以处于高阻态(PDN off, 状态存放在 C L 上。

动态门的特点

逻辑功能仅由 PDN 实现(紧凑晶体管的数目是 N + 2(静态互补 CMOS 需 2N 个晶体管输入电容与伪 nMOS 逻辑相同

全摆幅输出(VOL = GND 及 V OH = VDD

无比逻辑 – 器件尺寸不影响逻辑电平上拉改善,下拉变慢

快速的开关速度输入电容(Cin 小负载电容(Cout 小无短路电流 I sc , 因此由 PDN 提供的电流均用来使 C L 放电

输入只允许在预充电阶段变化,在求值阶段必须保持稳定简单的动态 CMOS 逻辑级不能串联

总功耗通常高于静态 CMOS V DD 和 GND 之间不存在静态电流通路,无静态功耗(无 P sc 无 glitching(毛刺较高的翻转概率额外的时钟负载需要预充电/求值时钟