plc和fpga实习报告_fpga技术实习报告
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【Ⅰ】FPGA
一、实习目的：
1、了解FPGA基本内容。
2、熟悉Quatus II编程环境。
3、熟悉Verilog编程语言。
二、实验设备：
硬件：计算机一台。软件：相关的Quatus II编程环境。
三、实验内容：
电子秒表的设计
四、设计思路及程序：
设计思路：
假设系统时钟为50MHz，PLD器件为EP1S10F780C6。
设计思路：采用自顶向下的设计方法：需要两个分频器，将50MHz分频为10KHz，将10KHz分频为100Hz； 需要一个BCD码计数器，可分别对秒和百分秒位循环计数；需要一个译码器，将BCD计数器的输出译码为7段显示器的7段输入。分频器模块：
module clkdiv100(clr,clkin,clkout,count);input clr,clkin；// 输入端口声明，清零端和时钟输入 output clkout,count;// 输出端口声明，时钟输出和计数端 reg[6:0] count;//定义数据为七位，从第0位到第7位 reg clkout;always @(posedge clkin or negedge clr)//条件为：上升沿输入或下降沿清零 begin if(!clr)count
module bcdcnt(dsec,sec,secd,secm,cn,clkin,clr);input clkin,clr;//Tclkin = 0.01s output[3:0] dsec,sec,secd,secm;//定义输出为四位，分别为秒高位，秒低位，百分秒高位，百分秒低位
output cn;//秒高位向分钟的进位，高有效 reg[3:0] dsec,sec,secd,secm;reg cn;always @(posedge clkin or negedge clr)//时钟输入上升沿有效或清零下降沿有效。begin if(!clr)//（1）异步清零！begin cn
else //（2）计数，采用4个if语句的嵌套 begin if(secm[3:0]==9)//百分秒低位是否为9？ begin secm[3:0]
if((dsec[3:0]==5)&&(sec[3:0]==9)&&(secd[3:0]==9)&&(secm[3:0]==9))//如果显示的是59.99秒 cn
一、实验目的：
1、了解PLC基本内容和试验台的应用。
2、熟悉FXGP_WIN_C编程软件的使用。
3、掌握定时器和计数器的应用。
二、实验设备：
硬件：PLC试验台一台，计算机一台。软件：FXGP_WIN_C开发环境。
三、实验内容：
1、PLC实验台的认识，并且了解一些再实验台上才会看到和了解到的知识，特别是急停按钮的认识。PLC的输出有三种类型，继电器型、晶体管型、晶闸管型，并且无故障工作时间平均三十万，电波最多可用三年。
2、应用FXGP_WIN_C开发环境在PLC实验台完成实验，要经过编程-转换-PLC-传送-生成机器码。
3、按下x0键，y0输出，断开x0键，y0停止，按下x1，y0输出并保持，按下x2，y0停止。
4、X0控制y0，x1控制y1，停止是x2，要求y0，y1任何时候只有一路输出。
5、按下启动按钮，三个灯依次间隔3秒启动，逆序间隔3秒自动停止，循环三次，循环中间间隔1秒（不需要按启动按钮）自动停止（计数器和定时器为主）。
四、实验程序及结果分析
3、实验程序：
实验结果分析：
按键x0控制y0输出，按键x1控制y0输出并保持，按键x2控制y0，按下x2时y0输出停止。
4、实验程序:
实验结果分析：
这个程序是建立在输入的基础上完成的。当按下x0时，y0有输出，y1没有输出，按下x1时，y1有输出，y0没有输出，也就是y0与y1不能同时输出，只有一路输出。
5、实验程序：
实验结果分析：x0控制y0输出，利用中间变量M0加入定时器，使结果按不同时间输出，从而达到间隔3秒闪亮，最后再加入计数器使循环次数为3.五、实习心得
这次实习共分为两个重要的环节，FPGA的学习和PLC的实践环节。通过本次实习，我系统的学习了fpga的基本内容，并对这部分内容有了一定的了解，而且通过实例熟悉了Quatus II编程环境。校外实习，让我们初次接受到了在PLC实验台上的作业，从最开始的不懂到最后可以写出一些简单的程序，做到理论与实际相结合。在这一个月的实习中，我看到了自己的不足和不成熟地方，在今后的学习和工作中，会有更好的表现。
目录1实习目的 .........................................................1 2实习内容 .........................................................1 3 S7-300简介 ...........
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